Business Model

Business Model

Overview

From Idea to Silicon:
차세대 시스템 반도체를 위한 최적의 ASIC 토탈 솔루션

알파칩스는 뛰어난 설계 역량과 글로벌 파운드리 에코시스템을 기반으로 고성능·저전력 시스템 반도체(SoC) 개발을 위한 최적의 ASIC 토탈 솔루션을 제공합니다.
초기 아키텍처 설계부터 백엔드 구현, 시제품 검증 및 양산까지 전 개발 과정에 걸쳐 고객 맞춤형 엔지니어링 서비스를 제공합니다.
성능(Performance), 소비전력(Power), 면적(Area), 비용(Cost)을 종합적으로 최적화하여 고객 제품의 경쟁력을 극대화합니다.

Key Strengths

Point 01. Advanced Process Experience
  • 선단 공정 기반 SoC 개발 경험
  • 최신 Foundry 공정 대응 역량
  • Advanced Node Physical Implementation 수행
Point 02. Turn-key ASIC Solution Capability
  • Architecture 부터 Tape-out까지 End-to-End 수행
  • Front-end/Back-end 통합 설계 역량
  • 검증 및 양산 지원 역량 확보
Point 03. Global Foundry Ecosystem
  • Global Foundry와의 축적된 협업
  • IP/EDA Partner Ecosystem 구축
  • 안정적인 생산 및 개발 협업 체계
Point 04. Optimized PPAC Engineering
  • Power·Performance·Area·Cost 최적화
  • 고성능·초저전력 설계 역량
  • 제품 경쟁력 중심 엔지니어링
Point 05. Fast & Flexible Development
  • 신속한 의사결정과 개발 대응
  • 고객 요구사항에 최적화된 맞춤형 개발 지원
  • 유연하고 효율적인 프로젝트 수행 체계
Point 06. System-Level Enablement
  • Post-silicon bring-up with embedded software (Boot/BSP)
  • FPGA prototyping and pre-silicon validation
  • System validation through production silicon
ASIC Business Flow

End-to-end ASIC Development Flow

Level 0

Architecture & System-Level Verification

The initial front-end phase focuses on defining the chip architecture and validating system functionality before implementation.
  • Top-Level Integration: IP 및 주요 Logic을 통합한 SoC Top-Level Architecture 설계
  • Bus Architecture Design: 효율적인 데이터 전송을 위한 Bus 구조 설계 및 최적화
  • System-Level Verification: SoC 전체 기능 및 Interface Connectivity에 대한 System-Level 검증
  • FPGA Emulation: FPGA 기반 Pre-Silicon 환경을 활용한 SoC 기능 및 System 동작 검증
Level 1

Logic Synthesis & Gate-Level Verification

The synthesis stage transforms RTL designs into physical gate-level circuits while optimizing timing.
  • RTL Synthesis: RTL Code를 최적화된 Gate-Level Netlist로 변환
  • Equivalence Checking: RTL과 합성된 Gate-Level Netlist 간 기능적 동등성 검증
  • Static Timing Analysis (STA): 칩 내부 신호 타이밍을 분석하여 목표 주파수를 만족하도록 검증
  • Clock Generation Design: 안정적인 Chip 동작을 위한 Clock 구조 설계 및 최적화
  • Test RTL Design: 양산 Test를 고려한 Test Logic 설계 및 RTL 반영
Level 1.5

Design For Test (DFT)

A specialized stage dedicated to building the necessary infrastructure for detecting post-manufacturing defects.
  • DFT Implementation: Scan Chain 등 Test Logic 삽입 및 DFT 구조 구현
  • DFT Mode STA & Simulation: Test Mode의 Timing 및 기능 검증
  • DFT Vector Generation: ATE Test를 위한 ATPG 수행 및 Test Pattern 생성
  • DFT-to-Gate Equivalence Check: DFT Logic 삽입 전·후의 기능적 동등성 검증
Level 2

Physical Design

The critical Back-End stage where logical circuits are translated into actual silicon layout structures.
  • Place & Route (P&R): Floorplan, Placement, CTS 및 Routing을 통한 최적화된 Physical Layout 구현
  • Physical Verification: DRC/LVS 등 Foundry Rule 기반의 Layout 검증
  • Post-Layout STA: 실제 배선의 RC Delay를 반영한 최종 Timing 분석 및 검증
  • Layout Equivalence Check: 최종 Layout과 Gate-Level Design 간 정합성 검증
Level 3

Tape-out & Manufacturing Support

The final closure phase focuses on resolving remaining errors and maximizing production yield before releasing the design to the foundry.
  • Design Rule Check (DRC): Foundry 공정 Rule 준수 여부에 대한 최종 검증
  • GDS Merge: IP 및 Standard Cell Layout Data를 통합하여 최종 GDSII 생성
  • Design For Manufacturing (DFM): 생산 수율 향상을 위한 Layout 최적화 및 검증
  • Tape-out Support: 최종 GDSII 전달 및 Tape-out, 양산 준비 지원
Level 4

Bring-up & System Validation

The post-silicon phase validates that the chip operates as a system, from power-on through software bring-up and system-level validation.
  • Board & Silicon Bring-up: Securing first-silicon operation from initial power-on through clock, reset, and interface stabilization.
  • Boot & BSP Enablement: Enabling U-Boot bootloader and Linux BSP to bring the operating system up on customer silicon.
  • Driver Integration: Integrating peripheral device drivers and resolving system-level issues through HW/SW co-debugging.
  • System Validation: Validating system stability prior to mass production through stress and regression testing.